Bài giảng Thiết kế logic số - Chương II: Ngôn ngữ VHDL (Phần 2)

Thiết kế logic số (VLSI design) 
Bộ môn KT Xung, số, VXL 
quangkien82@gmail.com 
https://sites.google.com/site/bmvixuly/thiet-ke-logic-so 
08/2012 
Nội dung : Kiến trúc kiểu cấu trúc, Mô phỏng trên ModelSim, Đối tượng dữ liệu, kiểu dữ liệu 
Thời lượng : 3 tiết bài giảng 
2 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Mục đích, n ội dung 
3 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Adder 4 bit 
Một thực thể có bao nhiêu kiến trúc ? 
Kiến trúc nào được biên dịch vào thư viện Work? 
Kiến trúc nào sẽ được mô phỏng bằng lệnh Vsim? 
4 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Configuration 
ADDER4 = 4 Full_adder 
Behavioral 
Dataflow 
configuration behav of adder4 is 
for structure -- one of architecture 
 for all : full_adder 
 use entity work.full_adder(behavioral); 
 end for ; 
end for ; 
end configuration ; 
-- select architecture 
for u0: full_adder use entity work.full_adder(behavioral ); 
for u1: full_adder use entity work.full_adder(behavioral ); 
for u2: full_adder use entity work.full_adder(dataflow ); 
for u3: full_adder use entity work.full_adder(dataflow); 
? 
5 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Configuration 
Object types 
Constant 
Variable 
Signal 
6 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Object Types Đối tượng dữ liệu 
Hằng là những đối tượng dữ liệu dùng khởi tạo để chứa các giá trị xác định trong quá trình thực hiện. Hằng có thể được khai báo trong các gói, thực thể, kiến trúc, chương trình con, các khối và quá trình. 
Biến là những đối tượng dữ liệu dùng để chứa các kết quả trung gian, biến chỉ có thể được khai báo bên trong các quá trình hoặc chương trình con. 
Tín hiệu là các đối tượng dữ liệu dùng để kết nối giữa các quá trình (khối logic) hoặc để đồng bộ các quá trình 
7 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Object Types 
Data types 
Pre-defined 
BIT 
STD_LOGIC 
Numeric (integer, real) 
Enum(charter filetype) 
User defined 
Record 
Array 
8 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Data types 
Name 
Value 
Driver Strength 
‘U’ 
Unsolved 
- 
'X' 
X 
Strong 
'0' 
0 
Strong 
'1' 
1 
Strong 
'Z' 
High impedance 
- 
'W' 
X 
Weak 
'L' 
0 
Weak 
'H' 
1 
Weak 
'-' 
Don’t care 
- 
STD_LOGIC_1164 
9 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Data types 
Trắc nghiệm 
Câu 1 : Kiểu dữ liệu tiền định nghĩa nào được xem là kiểu dữ liệu cơ bản nhất trong VHDL 
Kiểu BIT và NUMERIC 
Kiểu BIT 
Kiểu STD_LOGIC 
Kiểu NUMERIC và STD_LOGIC 
10 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Trắc nghiệm 
Câu 2 : Phát biểu sau nào sau đây không chính xác: 
Biến là đối tượng dữ liệu dùng để lưu trữ các giá trị trung gian trong quá trình tính toán . 
Biến thường không tương ứng với một thực thể vật lý nào trong vi mạch mô tả. 
Hằng số là đối tượng dữ liệu dùng để lưu trữ các giá trị không đổi trong chương trình 
Giá trị của một tín hiệu được xác định từ nhiều điều kiện logic độc lập với nhau .. 
11 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Trắc nghiệm 
Câu 3 : Mục đích của khai báo cấu hình là: 
Quy định về sử dụng kiến trúc cụ thể của các thiết kế 
Quy định về cấu hình các cổng vào ra của một thiết kế . 
Thiết lập các tham số tĩnh cho thiết kế 
Cấu hình cho các dữ liệu vào ra của một thiết kế . 
12 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Trắc nghiệm 
Câu 4 : Mục đích của việc sử dụng các giá trị 9 mức logic của kiểu dữ liệu STD_LOGIC 
Đảm bảo mô tả đầy đủ các trạng thái vật lý của mạch số 
Đảm bảo có thể mô phỏng được chính xác chức năng của vi mạch số . 
Đảm bảo mô tả đầy đủ các dạng tín hiệu thật trong mạch và phục vụ mục đích mô phỏng kiểm tra 
Phục vụ yêu cầu mở rộng cho đặc tính của vi mạch tích hợp số so với các mạch thông thường 
13 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Tìm lỗi sai ở đoạn code sau 
entity logic_expample is 
port( 
 A : in std_ulogic_vector(8 downto 0); 
 U : out std_ulogic_vector(8 downto 0) 
 ); 
end logic_expample; 
----------------------------------------- 
architecture dataflow of logicexpample is 
Begin 
 A <= “XXXX01ZWLH"; 
 U <= A; 
 U <= "X01ZWLH-1"; 
end dataflow; 
14 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Viết mô tả thực thể cho khối thiêt kế sau 
15 /15 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com