Giáo trình Kỹ thuật điện tử số

Giáo trình
Kỹ thuật điện tử số
Kỹ thuật điện tử số
Nội dung
Chương 1 Khái niệm chung
1.1	Biểu diễn các đại lượng tương tự và số 
1.2 Tín hiệu số
 1.2.1 Tín hiệu số
 1.2.2 Mức điện áp lôgíc
1.3 Khái niệm về điện tử số
1.4 Cấu trúc mạch số
1.5 Cấu trúc hệ thống số
1.6 So sánh mạch số và mạch tương tự
Chương 2 Hệ đếm và một số loại m• thông dụng
2.1 Hệ đếm và chuyển đổi giữa các hệ đếm 
 2.I.1 Hệ đếm
 2.1.2 Chuyển đổi giữa các hệ đếm
 2.1.3 Các phép tính trong hệ đếm 
2.2 Một số loại m• thông dụng
 2.2.1 M• nhị - thập phân BCD (Binary Coded Decimal)
 2.2.2 M• Gray
 2.2.3 M• dư 3 
 2.2.4 M• ASCII
 2.2.5 Mối liên hệ giữa m• BCD và ASCII
Chương 3 Đại số lôgic và các cổng lôgic
3.1 Các phép tính cơ bản trong đại số lôgic
 3.1.1 Phép tính cộng và cổng lôgic OR
 3.1.2 Phép tính nhân và cổng lôgic AND
 3.1.3 Phép tính phủ định (đảo) và cổng lôgic NOT
 3.1.4 Cổng NOR
 3.1.5 Cổng NAND
 3.1.6 Cổng XOR
 3.1.7 Cổng XNOR
3.2 Các phương pháp biểu diễn hàm lôgíc
 3.2.1 Biểu diễn hàm qua bảng chân lý
 3.2.2 Biểu diễn hàm bằng hình học
 3.2.3 Biểu biểu diễn hàm qua biểu thức đại số
 3.2.4 Biểu diễn hàm bằng bảng Karnaugh
3.3 Một số quy tắc và định luật cơ bản trong đại số lôgíc
 3.3.1 Quy tắc với các hằng số
 3.3.2 Quy tắc đối với hàm số một biến
 3.3.3 Quy tắc đối với hàm số 2 hoặc nhiều biến
3.4 Tối thiểu hóa hàm lôgíc
 3.4.1 Phương pháp đại số
 3.4.2 Phương pháp bìa Karnaugh
3.5 Mô tả và thực hiện hàm lôgic bằng mạch lôgic
 3.5.1 Mô tả hàm lôgic bằng mạch lôgic
 3.5.2 Mô tả hàm lôgic bằng các cổng NAND và NOR
Chương 4 Các chuyển mạch điện tử
4.1 Chế độ khoá của điốt bán dẫn
4.2 Chế độ khoá của BJT
4.3 Chế độ khoá của FET
 4.3.1 Khoá NMOS
 4.3.2 Khoá CMOS
Chương 5 Các họ vi mạch số
5.1 Khái niệm và phân loại
 5.1.1 Khái niệm
 5.1.2 Phân loại
5.2 Các đặc tính cơ bản của vi mạch số
5.3 Các họ vi mạch số
 5.3.1 Lôgíc điện trở-tranzito RTL
 5.3.2 Lôgíc dùng tranzito-điốt DTL (diode transistor logic)
 5.3.3 Lôgíc dùng tranzito-tranzito TTL (Transistor- Transistor Logic)
 5.3.4 Lôgíc ghép êmitơ (Emitter-Coupled Logic ECL)
 5.3.5 Lôgíc CMOS
 5.3.6 Giao tiếp giữa các họ lôgic
Chương 6 Hệ lôgíc tổ hợp
6.1 Phương pháp tổng hợp mạch lôgíc tổ hợp
6.2 Một số mạch lôgíc tổ hợp thông dụng
 6.2.1 Cộng nhị phân
 6.2.2 Trừ nhị phân
 6.2.3 Bộ so sánh
 6.2.4 M• hoá 
 6.2.5 Giải m• và chuyển m•
 6.2.6 Các bộ ghép kênh và tách kênh
 6.2.7 Mạch tạo và kiểm tra chẵn lẻ
6.3 Nguy hiểm chạy đua trong mạch tổ hợp
 6.3.1 Hiện tượng nguy hiểm chạy đua
 6.3.2 Phương pháp loại trừ nguy hiểm chạy đua
Chương 7 Hệ lôgíc d•y
7.1 Khái niệm
7.2 Mạch đa hài hai trạng thái ổn định 
7.3. Mạch flip flop 
 7.3.1 Khái niệmchung
 7.3.2 Các loại FF
7.4. Phương pháp mô tả hệ d•y
 7.4.1 Máy trạng thái (SM-state machine)
 7.4.2 Phương pháp mô tả hệ d•y
7.5 Bộ đếm (counter)
 7.5.1 Khái niệm chung
 7.5.2 Bộ đếm không đồng bộ
 7.5.3 Bộ đếm đồng bộ
7.6 Thanh ghi (register)
 7.6.1 Khái niệm
 7.6.2 Các loại thanh ghi
 7.6.3 Đồ hình tổng quát của thanh ghi dịch (đồ hình De Bruijn)
 7.6.4 Thiết kế bộ đếm từ thanh ghi dịch
 7.6.5 Tạo d•y tín hiệu tuần hoàn dùng thanh ghi dịch
Chương 8 Bộ nhớ bán dẫn
8.1 Khái niệm và phân loại
8.2 Bộ nhớ chỉ đọc ROM
 8.2.1 Khái niệm
 8.2.2 Cấu trúc bộ nhớ ROM
 8.2.3 Hệ d•y sử dụng ROM
8.3 Bộ nhớ RAM (Random Acess Memory)
 8.3.1 Cấu trúc bộ nhớ RAM
 8.3.2 RAM tĩnh (SRAM-Static RAM)
8.4 Mảng lôgíc khả trình (PLA)
8.5 Mảng cổng lôgíc khả trình (PGA-programable gate array)
Chương 1 Khái niệm chung
1.1 Biểu diễn các đại lượng tương tự và số 
Các đại lượng mà được đo lường, kiểm tra, lưu trữ, xử lý và điều khiển đều có thể là tương tự hoặc số tuỳ thuộc hệ thống sử dụng. 
Một hệ thống có khả năng xử lý một dải liên tục các đại lượng biến đổi liên tục theo thời gian được gọi là hệ thống tương tự (Analog system). Trong các hệ thống tương tự, một đại lượng được biểu diễn bằng điện áp hoặc dòng điện mà nó tỷ lệ với giá trị các đại lượng này có đặc tính quan trọng là: chúng có thể thay đổi qua một dải các giá trị liên tục.
Hệ thống xử lý các giá trị rời rạc gọi là hệ thống số (Digital system). Trong hệ thống số, các đại lượng không được biểu diễn bằng các đại lượng tỷ lệ mà bằng các ký hiệu gọi là các con số (Digits). Ví dụ đồng hồ số hiển thị ngày giờ theo số thập phân, thời gian thay đổi liên tục nhưng đọc đồng hồ số lại không liên tục mà theo từng bước rời rạc (từng phút hoặc từng giây).
Như vậy, điểm khác nhau cơ bản giữa các đại lượng tương tự và số là: tương tự-liên tục, số-rời rạc. 
1.2 Tín hiệu số
1.2.1 Tín hiệu số 
- Tín hiệu số là tín hiệu là tín hiệu lượng tử hoá, rời rạc theo thời gian và được m• hoá dưới dạng số. 
Tín hiệu rời rạc theo thời gian là tín hiệu tương tự được lấy mẫu theo thời gian.
Những ứng dụng chủ yếu của tín hiệu số là biểu diễn dưới dạng số nhị phân nên độ chính xác lượng tử của nó được đo bằng bit.
- Tín hiệu số được quy định: cao – high hoặc thấp – low tuỳ theo hệ thống lôgíc: với hệ lôgic dương mức cao có giá trị tín hiệu cao tương ứng lôgíc 1 mức thấp có giá trị tín hiệu thấp tương ứng lôgic 0. Hệ lôgic âm, ngược lại: mức cao tương ứng lôgíc 0. mức thấp tương ứng lôgic 1.
- Dạng tín hiệu số lôgic dương như hình 1-1, trong đó: 1 là mức thấp, 2 là mức cao, 3 là sườn lên, 4 là sườn xuống
	Hình 1-1 Dạng tín hiệu số
Trong máy tính cũng như các hệ thống số khác, tín hiệu số chính là dạng sóng chuyển mạch giữa hai mức điện áp biểu diễn hai trạng thái 0 (mức thấp) và 1 (mức cao). 
- Tín hiệu nhịp (clock) là một dạng tín hiệu số dùng để đồng bộ các mạch số, thường làm thay đổi lôgíc bằng các sườn lên và sườn xuống.
1.2.2 Mức điện áp lôgíc
Thông thường tín hiệu sử dụng là điện áp, trong một số họ lôgíc có thể sử dụng dòng điện. Mức ngưỡng thường thiết kế theo họ lôgíc, tránh vùng cho kết quả bất ổn định.
Một số ví dụ mức điện áp theo họ lôgíc (bảng 1-1)
Bảng 1-1 mức điện áp lôgíc
Công nghệ	Mức điện áp thấp	Mức điện áp cao	Ghi chú
CMOS	0 đến VCC/2	VCC/2 đến VCC	VCC là điện áp nguồn
TTL	0 đến 0,8V	2V đến VCC	VCC: 4.75V đến 5.25V
ECL	-1,175V đến -VEE	0,75V đến 0V	VEE?5,2V và VCC=0V
Dung sai thông thường: từ 0V đến 2V với mức điện áp 0V và 3V đến 5V với mức 5V. Mức từ 2V đến 3V không có giá trị lôgíc, phần lớn các mạch số coi mức này là nhiễu. Trong một số trường hợp có thể xem như một mức ngẫu nhiên không xác định là 0 hoặc 1.
1.3 Khái niệm về điện tử số
Điện tử số (Digital electronics) là các hệ thống điện tử sử dụng các tín hiệu số trên cơ sở đại số Bun (Boole), là cơ sở của tất cả các mạch số trong máy tính điện tử, điện thoại di động và trong nhiều thiết bị địên tử khác.
Phần tử cơ bản của điện tử số là các cổng lôgic. Bằng cách kết hợp nhiều các cổng lôgic lại thành các hệ thống phức hợp được các mạch số (Digital circuits).
1.4 Cấu trúc mạch số
- Cổng lôgic: Mạch số mà được cấu trúc từ các mạch điện tử nhỏ gọi là các cổng lôgíc (logic gates), mỗi cổng lôgíc biểu diễn một hàm lôgíc Boole cơ bản. Cổng lôgíc là sắp xếp của các khoá điều khiển được bằng điện, đầu ra là dòng điện hoặc điện áp mà nó có thể điều chỉnh, điều khiển được nhiều các cổng lôgíc khác. Các cổng lôgíc có thể được sử dụng ít các trazito nhất để tăng độ tin cậy và giảm: kích thước, tiêu hao công suất và giá thành. Thường được chế tạo dưới dạng các mạch tích hợp (Integrated Circuits-ICs) còn gọi là vi mạch và được thiết kế bằng các phần mềm tự động thiết kế điện tử (electronic design autormation-EDA).
	- Thiết bị lôgíc khả trình: Mạch số cũng có thể được cấu trúc từ các thiết bị lôgíc khả trình (Programmable Logic Devices -PLDs) có thể thực hiện tất cả các chức năng các máy trên cơ sở các cổng lôgíc, nhưng dễ dàng lập trình mà không cần thay đổi dây nối. Điều này có nghĩa người lập trình có thể sửa lỗi mà không cần sắp xếp lại dây dẫn. Đối với các hệ thống dung lượng nhỏ thì PLDs là giải pháp tốt. Thường sử dụng các phần mềm tự động thiết kế điện tử EDA để thiết kế.
	- Vi điều khiển: Các mạch số có dung lượng vừa và lớn, lôgíc có thể chậm, gồm các giải thuật hoặc các chuỗi phức hợp. Thông thường sử dụng các bộ vi điều khiển (microcontroller) cỡ nhỏ được lập trình bằng phần mềm làm hệ nhúng (embedded system). 
- Điều khiển lôgíc khả trình: Khi hệ thống toàn số, thiết kế theo yêu cầu hoặc điều khiển vận hành thiết bị, điều khiển sản xuất của nhà máy,thì sử dụng bộ điều khiển lôgíc khả trình (Programmable Logic Controller-PLC). Thiết kế PLC thực hiện bằng các lôgic hình thang (ladder logic).
1.5 Cấu trúc hệ thống số
Thiết kế hệ thống số thường sử dụng một số phương pháp tối thiểu hoá hàm lôgíc để giảm: độ phức tạp, lỗi và giá thành. Biểu diễn các mạch số là bước cốt yếu trong thiết kế mạch số. Phương pháp biểu diễn kinh điển là biểu diễn mạch số bằng các cổng lôgíc hoặc qua các khoá điện tử (thường là các Tranzito). Một trong các cách biểu diễn đơn giản nhất là mạch gồm các bộ nhớ kết hợp bảng chân lý. Bảng chân lý hay còn gọi là bảng sự thật (truth table) liệt kê các giá trị tính toán các hàm của các biểu thức lôgíc tương ứng với các tổ hợp biến vào, xác nhận biểu thức là sự thật cho tất cả các giá trị đầu vào hợp lệ. 
Việc chọn phương pháp biểu diễn phụ thuộc vào các loại hệ thống số. Các hệ thống số chia thành các hệ thống tổ hợp (combinatorial system) và các hệ thống d•y (sequential system). 
- Hệ thống tổ hợp: Các hệ tổ hợp thường biểu diễn bằng tổ hợp các mạch lôgic gồm các đầu ra và các đầu vào. Các đầu ra chỉ phụ thuộc các trạng thái vào ở cùng thời điểm xét. Về cơ bản biểu diễn như một tập các hàm lôgíc bao gồm các cổng lôgic như đ• mô tả.
- Hệ thống d•y: là hệ tổ hợp có một số đầu ra hồi tiếp về đầu vào. Điều này làm cho các máy số thực hiện một “d•y“ các thuật toán. Các trạng thái đầu ra không những phụ thuộc các trạng thái vào tại thời điểm đang xét mà còn phụ thuộc các trạng thái ra thời điểm trước (trạng thái trong). Hệ d•y đơn giản nhất là Flip-Flop (FF) mà cơ chế là biểu diễn số nhị phân hay “bit”.
Các hệ d•y thường được thiết kế như là máy trạng thái (state machine). Bằng cách này người thiết kế chỉ cần thiết kế sơ bộ (thô) chế độ của hệ thống, thậm chí kiểm tra chúng bằng mô phỏng mà không cần xem xét chi tiết các hàm lôgíc.
Hệ d•y chia thành hai loại: đồng bộ và không đồng bộ. 
Hệ d•y đồng bộ (syncronous sequential system) thay đổi trạng thái tất cả khi mà một tín hiệu “nhịp” (clock) thay đổi trạng thái. Hệ d•y không đồng bộ (asyncronous sequential system) thay đổi lan truyền khi mà các đầu vào thay đổi. 
Hệ d•y đồng bộ được xây dựng từ các FF, chỉ thay đổi trạng thái khi thay đổi xung nhịp. Cách thông thường để thực hiện máy trạng thái hệ d•y đồng bộ là chia nó thành phần lôgíc tổ hợp và một tập các FF gọi là “thanh ghi trạng thái” (state register). Mỗi một nhịp, thanh ghi nhận tín hiệu hồi tiếp được tạo từ trạng thái trước của lôgíc tổ hợp và truyền nó ngược lại như một đầu vào không đổi tới phần tổ hợp của máy trạng thái. Tốc độ nhanh nhất của xung nhịp được đặt bằng hầu hết thời gian tính toán lôgíc trong lôgíc tổ hợp.
Thanh ghi trạng thái biểu diễn một con số nhị phân. Nếu các trạng thái trong máy trạng thái được số hoá là các con số thì hàm lôgic là một lôgíc nào đó sinh ra con số của trạng thái sau.
So với hệ đồng bộ, hệ không đồng bộ thiết kế rất khó vì tất cả các trạng thái có thể có phải được xem xét đồng thời. Cách thông thường là xây dựng bảng thời gian cực tiểu và cực đại mà mỗi trạng thái tồn tại, sau đó điều chỉnh mạch tới cực tiểu số các trạng thái này, buộc mạch chờ một cách định kỳ tất cả các phần của nó nhập vào một trạng thái tương hợp (compatible). Điều này gọi là tự tái đồng bộ. Không thiết kế cẩn thận thì dễ sinh nguy hiểm lôgíc không đồng bộ, không ổn định. Thực tế sẽ có những kết quả không đoán trước được do trễ tích luỹ gây bởi những biến đổi nhỏ về giá trị của các thành phần điện tử. Tuy nhiên, tốc độ làm việc của hệ không đồng bộ lại không bị ràng buộc bởi xung nhịp, nó chạy với tốc độ cực đại truyền dẫn của các cổng lôgic trong nó. Xây dựng mạch không đồng bộ bằng các phần mạch nhanh hơn làm cho mạch chạy nhanh hơn.
Nói chung, nhiều hệ thống số là các máy dòng dữ liệu sử dụng các lôgic truyền ghi (register transfer logic) đồng bộ, thực hiện bằng ngôn ngữ mô tả phần cứng như: VHDL hoặc Verilog.
Trong các lôgic truyền ghi, các số nhị phân được lưu trữ trong các nhóm FF gọi là các thanh ghi (register). Đầu ra mỗi thanh ghi là bó các dây dẫn gọi là các Bus để đưa ra các số này đến những bộ tính toán khác. Một bộ tính toán đơn giản là một phần lôgic tổ hợp. Mỗi bộ tính toán này lại có các Bus đầu ra, nối với các đầu vào của một số thanh ghi khác. Đôi khi ở các đầu vào của thanh ghi lại có bộ ghép kênh (multiplexer) vì vậy mà nó có thể lưu trữ con số từ bất kỳ Bus nào. Mặt khác một số đầu ra lại có thể nối với một Bus qua các bộ đệm (Buffer) mà nó có thể ngắt đầu ra của tất cả các thiết bị loại trừ một đầu đang nối. Máy trạng thái hệ d•y sẽ điều khiển khi mỗi thanh ghi chấp nhận dữ liệu mới từ các đầu vào của chúng.
Hầu hết các máy lôgic truyền ghi mục đích chung là máy tính, về cơ bản là công cụ tính toán nhị phân tự động. Khối điều khiển trong máy tính được thiết kế như bộ vi chương trình (microprogram) chạy bằng vi d•y (microsequencer). Vi chương trình đóng vai trò như người chơi piano. Mỗi một bảng hoặc một từ của vi chương trình lệnh cho mọi trạng thái của bit điều khiển máy tính. Sau đó, vi d•y thực hiện đếm, số đếm sẽ địa chỉ hoá bộ nhớ hoặc máy lôgic tổ hợp mà nó chứa vi chương trình. Các bit từ vi chương trình điều khiển các đơn vị lôgic số học (arithmetic logic unit-ALU), bộ nhớ (memory) và các phần khác trong máy tính, kể cả vi d•y. Bằng cách này, có thể giảm đáng kể độ phức tạp thiết kế điều khiển máy tính, chỉ là chương trình hoá tập các máy lôgíc đơn giản.
Máy tính chuyên dụng, hoạt động theo mục đích riêng thường được thiết kế theo sắp xếp các thanh ghi, lôgíc tính toán, các bus và các bộ phận khác theo mục đích riêng. Người thiết kế phải áp dụng những cách thiết kế một cách mềm dẻo để giảm giá thành, tăng tốc độ, tiết kiệm năng lượng, giảm thiểu lỗi. Một số máy tính còn tính đến mở rộng dịch vụ, nâng cấp,
Công cụ tự động thiết kế điện tử (electronic design autormation-EDA) là chương trình thiết kê thực hiện nhờ máy tính. EDA tối ưu hoá những biểu diễn lôgíc qua bảng sự thật bằng cách tự động tối thiểu các hệ thống cổng lôgíc.
Với các máy trạng thái, từ các bảng trạng thái (state table) mô tả các trạng thái của máy, EDA có thể tự động tách ra bảng chân lý (truth state) của các phần tổ hợp. Nói chung bảng chân lý của các máy trạng thái được tối ưu bằng phần mềm tối thiểu hoá lôgíc. Bảng trạng thái là một phần liệt kê từng trạng thái cùng với các điều kiện tồn tại trạng thái. Thiết kế hệ lôgíc thực tế thường kết hợp các phương án thiết kế với các tập lệnh chương trình là ngôn ngữ máy tính đơn giản liên quan đến các công cụ thiết kế phần mềm. Các tập lệnh là chương trình viết riêng tại các Công ty chế tạo. Tập lệnh thường kết thúc bằng file hoặc tập các file mô tả cấu trúc vật lý của máy lôgíc, thường là các lệnh vẽ các tranzito, dây dẫn, IC và cả mạch in. Một phần tập lệnh dành cho gỡ rối bằng cách kiểm tra các đáp ứng của đầu ra đối với các đầu vào. Kiểm tra được tổ chức thành các véctơ, các véc tơ kiểm tra được lưu và sử dụng trong nhà máy để kiểm tra làm việc c ... c đưa vào bộ cộng FA. Các đầu ra:	
	S1 được đưa vào bit đầu tiên bên phải của R1, lúc này S0 và các bit của A và B được dịch sang phải 1 bit. Quá trình cộng được tiếp tục cho đến khi bit tổng cuối cùng được đưa vào thanh ghi R1.
Bộ cộng trừ liên tiếp 
Nguyên lý hoạt động của mạch như sau:
	Lệnh bắt đầu thực hiện phép tính: I=1
M=0 thực hiện cộng: 
	Do I=1, Cl của D-FF ở mức thấp, Cin=Q kết hợp các bit đầu vào Ai và Bi được đưa vào bộ cộng từng bit một theo xung nhịp Ck. Tổng Si được đưa vào thanh ghi R từng bit theo xung nhịp.
M=1 thực hiện trừ
	Do I=1, Pr ở mức thấp, bộ cộng FA hoạt động: , phép trừ thực hiện với bit i. 
	Kết quả trừ cũng được đưa ra thanh ghi theo Ck từng bit một.
	Hình 7-42 Bộ cộng trừ liên tiếp
II. Bộ nhân nhị phân dùng phương pháp dịch cộng
	Phép nhân lần lượt từng bit số nhân với số bị nhân được các tích số bộ phận pi, dịch và cộng
Thuật toán nhân như sau:
1.Xác định chữ số thứ i của số nhân là 0 hay 1, nếu là 1 thì pi bằng số bị nhân: Pi=A, nếu là 0 thì Pi=0.
2.Lần lượt tạo ra n tích bộ phận pi (i=0...n-1) với n là số bit của số nhân.
3.Trong phép nhân, tiến hành từ cột có trọng số nhỏ nhất, sau mỗi bước tìm được tích bộ phận, dịch trái tích bộ phận 1bit. Tiếp tục đến bước thứ n-1 thì dừng lại và lấy tổng các tích bộ phận hoặc lấy tổng các tích bộ phận đ• tìm theo từng bước.
Ví dụ bộ nhân nhị phân 4 bit, gồm 1 bộ ghi dịch 9 bit (4bit đầu bên phải:1,2,3,4 để ghi số nhân), bộ ghi số bị nhân 4bit và bộ điều khiển nhân:
	Hình 7-43 bộ nhân nhị phân
Nguyên lý hoạt động như sau:
Trước hết, các số nhân và bị nhân được nạp vào các thanh ghi
Bắt đầu: khi có xung X và Ck
Nếu M=1, bộ điều khiển đưa ra xung cộng A, đồng thời số bị nhân được đưa vào bộ cộng để cộng 4bit: 5,6,7,8 của bộ ghi dịch 9bit (mũi tên đứt nét). Kết quả gửi lại 5 bit 5, 6, 7, 8, 9 (mũi tên liền nét) cho bộ ghi dịch.
Xung nhịp Ck tiếp theo, bộ điều khiển đưa ra xung S để dịch dữ liệu của bộ ghi dịch đi 1bit sang phải. Quá trình tiếp tục lặp lại, tiếp đên các xung nhịp tiếp theo,..
Nếu M=0, bộ điều khiển không đưa ra xung cộng. Bộ điều khiển chỉ đưa ra xung xoá R để xoá giá trị M=0 sau khi bit này được đưa vào bộ điều khiển. bộ điều khiển đưa ra xung dịch S khi có xung nhịp tiếp theo.
Quá trình nhân tiếp tục cho đến khi tất cả các bit số nhân được xoá hết trên thanh ghi dịch 9 bit, trên thanh này chỉ còn các kết quả của phép nhân.
III.Bộ chia nhị phân dịch trừ
Nguyên tắc: So sánh một phần số bị chia với số chia, nếu phần số bị chia lớn hơn số chia thì thương bằng 1, thực hiện phép trừ. Ngược lại, phần số bị chia nhỏ hơn số chia thì thương bằng 0. Sau đó dịch trái số bị chia (hoặc dịch phải số chia) 1bit, rồi tiếp tục so sánh và trừ. Quá trình lặp lại cho đến khi kết thúc.
Nguyên lý hoạt động như sau: Số chia và bị chia được nạp vào các thanh ghi R1 và R2. Xung nhịp đầu tiên, bộ so sánh thực hiện so sánh các bit đầu của số bị chia với số chia, kết quả: 
	- Nếu L=1, đưa dữ liệu này vào thanh ghi thương và điều khiển bộ trừ hoạt động thực hiện trừ các bit đầu số bị chia với số chia. Kết quả được trả về thanh ghi bị trừ. Xung nhịp tiếp theo dịch trái số bị trừ và thương (S=1), tiếp tục thực hiện các thuật toán trên.
	- Nếu M=1, dữ liệu qua mạch đảo vào thanh ghi thương.
	Hình 7-44 bộ chia nhị phân dịch trừ 
Chương 8: Bộ nhớ bán dẫn
8.1 Khái niệm và phân loại
	Bộ nhớ bán dẫn là mạch lôgíc dùng để lưu trữ các dữ liệu số, sử dụng để cất giữ các chương trình và số liệu trước khi tính toán hoặc các kết quả trung gian khi tính toán, Về cấu trúc, bộ nhớ thường gồm nhiều thanh ghi, mỗi thanh ghi lưu trữ một từ nhị phân.
Bộ nhớ bán dẫn được chia làm hai loại cơ bản: nhớ bảng (table memory) và nhớ hàm (function memory):
	Bộ nhớ bảng, được biểu diễn dưới dạng bảng chân lý, sử dụng để nhớ m bit dữ liệu, N bit địa chỉ, có số địa chỉ: 0 ?A ? 2N-1, dung lượng nhớ là: K= 2Nx m (bit). Khi tính bằng byte trong trường hợp độ rộng từ dữ liệu gồm 8bit trở lên, dung lượng nhớ được tính bằng K/8 (byte).
	Bộ nhớ bảng phù hợp với các bộ nhớ có dung lượng nhỏ. Các bộ nhớ có dung lượng lớn thường sử dụng bộ nhớ hàm.
Bộ nhớ hàm được biểu diễn qua hàm lôgíc
	Ví dụ biểu diễn hàm trong ví dụ trên:
Bộ nhớ ROM (bộ nhớ chỉ đọc) là bộ nhớ cố định, dữ liệu nhớ thường được nạp từ nhà máy. Cấu trúc bộ nhớ gồm các dây địa chỉ là các hàng gọi là đường từ (word line) và các dây bit (bit line- đường bit) là các cột lấy dữ liệu ra. Kết nối giữa hàng và cột sử dụng các điốt hoặc các tranzito (BJT hoặc FET).
	PROM (programagle ROM) là loại ROM khả trình, chưa được ghi thông tin, đặt điốt hoặc tranzito ở tất cả các nút kèm thêm cầu chì đứt khi dòng đủ lớn. Người sử dụng có thể nạp dữ liệu cố định bằng cách đánh đứt cầu chì hoặc giữ cầu chì ở những nút theo dữ liệu cần lưu trữ. Loại PROM chỉ nạp thông tin cố định một lần và không xóa được dữ liệu.
	EPROM (erasable PROM) có thể xoá được dữ liệu bằng điện áp hoặc tia cực tím. Loại này sử dụng MOSFET có cực cửa thả nổi. Nạp dữ liệu bằng cách đặt vào giữa cực máng và cực nguồn một điện áp thích hợp (-35v) làm cực cửa có điện cảm ứng và lưu trữ ngay cả khi ngắt nguồn. Khi xoá dữ liệu chỉ cần chiếu tia cực tím, lớp cách điện trở thành dẫn điện tạm thời, phóng hết điện tích đ• nạp. Phương pháp xoá bằng tia cực tím khá phức tạp và không thực hiện được bằng chương trình.
	EEPROM (electrically EPROM) loại ROM có thể xoá được bằng điện, cũng sử dụng MOSFET nhưng có miền cách điện gồm hai lớp mỏng. Xóa dữ liệu bằng cách đưa vào cực cửa điện áp đủ lớn sinh ra hiệu ứng xuyên hầm, tạo đường dẫn cho các điện tử đi qua lớp cách điện.
Bộ nhớ RAM (bộ nhớ truy xuất ngẫu nhiên) là bộ nhớ ghi- đọc tuỳ ý. Loại bộ nhớ này thường được xây dựng từ các phần tử lật trạng thái có hai trạng thái cân bằng ổn định.
	SRAM (static RAM- RAM tĩnh) sử dụng BJT hai êmitơ hoặc MOSFET. Các cực chung của mạch lật (một êmitơ của BJT hoặc cực nguồn với FET) nối với dây địa chỉ, hai đầu nối với các dây bit là cực êmitơ khác của hai BJT hoặc đầu ra của các FET trong mạch lật. ở trạng thái nhớ, các tranzito không dẫn. Khi ghi, chỉ cần thay đổi điện áp trên dây địa chỉ và nạp dữ liệu trên các dây bit để thay đổi trạng thái các mạch lật.
	DRAM (Dynamic RAM- RAM động), sử dụng tụ điện để lưu trữ dữ liệu và đóng mở bằng các khoá MOSFET khi ghi và đọc dữ liệu. Do lưu trữ bằng tụ, dữ liệu có thể bị mất do tụ có thể phóng điện qua các mạch khoá nên thường phải làm tươi bộ nhớ bằng các mạch bổ sung năng lượng cho tụ. 
PLD (thiết bị lôgíc khả trình), có thể lập trình được để thực hiện các hàm lôgíc khác nhau. PLD thường gồm d•y các cổng lôgíc đồng dạng (identical cell) có thể lập trình được cho từng cổng.
	Sử dụng PLD có một số ưu điểm sau:
- Khả năng tích hợp cao: giảm khối lượng thiết kế nhưng vẫn tăng được chức năng của mạch
- Công suất thấp: sử dụng công nghệ CMOS và ít các phần tử mạch kết hợp
- Độ tin cậy cao: sử dụng nhuồn cấp thấp, ít các phần tử liên kết.
- Dễ sử dụng và dễ dàng thay đổi thiết kế mà không cần thay đổi dây nối.
8.2 Bộ nhớ chỉ đọc ROM
8.2.1 Khái niệm
	ROM là mạch tổ hợp có n đầu vào địa chỉ và m đầu ra dữ liệu, có dung lượng nhớ: 2n x m (hình 8-1).	
	Hình 8-1 Sơ đồ khối ROM
	ROM có thể sử dụng để thực hiện các hàm lôgíc như các mạch tổ hợp thông thường.
	Ví dụ ROM 28x8 (256x8) thực hiện nhân hai số nhị phân không dấu 4bit có sơ đồ khối và bảng kết quả ghi theo giá trị Hexa như trên hình 8-2.
	Hình 8-2 ROM 28x8 nhân 2 số nhị phân không dấu 4bit
8.2.2 Cấu trúc bộ nhớ ROM
	Cấu trúc bộ nhớ ROM phụ thuộc cơ chế lưu trữ dữ liệu theo công nghệ. Trong phần lớn các loại ROM, lưu trữ 0 hoặc một thường là sự có mặt hay vắng mặt các phần tử điốt hoặc tranzito.
	Thành phần cơ bản của bộ nhớ ROM thường gồm bộ giải m• địa chỉ và các điốt hoặc tranzito.
	Hình 8-3 ROM 8x4 sử dụng giải m• một chiều
	Ví dụ ROM 8x4 sử dụng giải m• một chiều (hình 8-3) có các đầu ra bộ giải m• là các đường từ và các cột đưa ra các đầu ra là đường bit. Đường bit có điốt là bit 0, không có điốt là bit 1.
	Dung lượng bộ nhớ lớn thường sử dụng giải m• hai chiều.
Ví dụ ROM 128x1 sử dụng giải m• hai chiều (hình 8-4a). Ba bit địa chỉ A6A5A4 sử dụng để chọn hàng, mỗi hàng 16 bit. Hàng chọn được đưa vào MUX, bốn bit địa chỉ còn lại A3A2A1A0 chọn bit dữ liệu yêu cầu đưa ra D0.
	Bộ nhớ sử dụng giải m• hai chiều giảm được độ phức tạp của mạch và có kích thước gần vuông, tiện lợi cho đóng vỏ IC.
	Hình 8-4b là bộ nhớ ROM 32Kx8. Giải m• địa chỉ 9 ?512 chọn một trong 512 hàng, mỗi hàng 64 bit. Giải m• thứ hai tương ứng với 8 đầu ra sử dụng 8 MUX
	(a) ROM 128x1	 
	(b) ROM 32Kx8
	Hình 8-4 ROM sử dụng giải m• hai chiều
8.2.3 Hệ d•y sử dụng ROM
	Hệ d•y có thể được thiết kế từ ROM kết hợp với các FF. 
	Ví dụ hệ d•y sử dụng ROM và D-FF trên hình 8-5
	Hệ gồm m đầu vào, n đầu ra, k biến trạng thái sử dụng k bộ D-FF.
	Hình 8-5 Hệ d•y sử dụng ROM
	Phần tổ hợp của hệ d•y sử dụng ROM để thực hiện các hàm ra Z1, Z2,Zn và các trạng thái kế Q+1, Q+2,Q+k. Các trạng thái của hệ chứa trong thanh ghi sử dụng D-FF có đường hồi tiếp về cửa vào của ROM
8.3 Bộ nhớ RAM (Random Acess Memory)
8.3.1 Cấu trúc bộ nhớ RAM
	Bộ nhớ RAM thường là các IC cỡ lớn gồm hàng trăm, hàng nghìn các phần tử (tế bào) nhớ, mỗi phần tử nhớ có thể nhớ được 1 bit. Cấu trúc bộ nhớ có thể là nhiều từ 1bit hoặc nhiều từ nhiều bit. Ví dụ bộ nhớ nhiều từ 1bit: 1024x1 có 1024 phần tử nhớ 1 bit, bộ nhiều từ nhiều bit: 256x4 có 256 phần tử nhớ 4bit. Cấu trúc điển hình của bộ nhớ RAM như sau:
	Hình 8-6 cấu trúc bộ nhớ RAM
	Bộ giải m• địa chỉ để chọn địa chỉ của tế bào nhớ lúc ghi hoặc đọc. Khi địa chỉ đ• được chọn thì dữ liệu vào hoặc ra sẽ được chuyển tới hoặc lấy ra từ tế bào nhớ theo địa chỉ đ• chọn.
	Điều khiển đọc/ghi, điều khiển quá trình đọc hoặc ghi dữ liệu: nhận mức 1 là đọc, mức 0 là ghi.
	Đầu vào/ra để trao đổi đữ liệu với CPU, số đầu vào/ra phụ thuộc vào số bit trong một địa chỉ nhớ. Ví dụ: RAM 256x4, mỗi địa chỉ là của một nhóm 4 tế bào nhớ tương ứng có 4 đầu vào/ra.
	Điều khiển chọn chíp, chọn chíp truy nhập, truy xuất tích hợp trong RAM theo địa chỉ. Khi tín hiệu chọn chíp dẫn vào chip RAM nào đó ở mức tích cực thì chip đó được chọn, tín hiệu đầu ra của chip này sẽ điều khiển mở thông đường vào/ra cho việc trao đổi dữ liệu giữa CPU và tế bào nhớ.
	Các tế bào nhớ của RAM được bố trí theo ma trận gọi là ma trận nhớ. Bộ giải m• địa chỉ điều khiển sự nối/ngắt giữa tế bào nhớ trong ma trận với đầu vào/ra của bộ nhớ.
8.3.2 RAM tĩnh (SRAM-Static RAM)
	Mỗi tế bào nhớ RAM tĩnh gồm một FF sử dụng BJT hoặc FET, hai đường địa chỉ hàng và cột. Khi một trong hai đường địa chỉ này nhận mức lôgic thấp thì tế bào nhớ không hoạt động. Chỉ khi cả hai đường địa chỉ này nhận mức cao, FF mới hoạt động
	Hình 8-7 Tế bào nhớ SRAM 
	ở tế bào BJT, khi T1 thông, T2 tắt, bên đường bit có dòng chạy qua tạo ra trên R3 một điện áp mức cao, đường không có dòng, điện áp trên R4 ở mức thấp. Trạng thái này quy ước là bit 1 thì trạng thái ngược lại khi T2 tắt T2 thông là bit 0
	ở tế bào FET, các đường từ nối với T5, T6, T7, T8 nên khi một trong hai đường này có mức điện áp thấp thì tế bào nhớ không được chọn vì FF (gồm T1 và T2) bị cách ly khỏi mạch. Chỉ khi cả hai đường địa chỉ này nhận mức cao, FF hoạt động và T3, T4 đóng vai trò như R3, R4 tế bào BJT.
8.3.2 RAM động (DRAM-Dynamic RAM)
	Tế bào nhớ DRAM và mạch ghi đọc dữ liệu:
	(a)	(b)
	Hình 8-8 Tế bào nhớ DRAM
	Các khoá S1 đến S4 là các khoá điện tử MOS được điều khiển bởi các tín hiệuơra từ các bộ giải m• địa chỉ và tín hiệu cho phép đọc/ghi 
	Khi ghi dữ liệu: S1 và S2 đóng, S3 và S4 ngắt. Nếu dữ liệu là bit 1, tụ C được nạp, khi dữ liệu là bit 0 thì tụ C phóng. Kết thúc quá trình ghi, các khoá đều ngắt để cách ly với dữ liệu đ• ghi vào tụ. Tụ C lý tưởng thì dữ liệu sẽ được lưu vĩnh cửu, nhưng thực tế tụ vẫn có dòng điện rò nên thực tế vẫn cần phải làm tươi bộ nhớ, duy trì năng lượng cho tụ.
	Khi đọc, các khoá S2, S3, S4 đóng và S1 ngắt. Tụ C được nối với mạch so sánh, so với điện áp chuẩn Vref để nhận biết mức lôgic. Các khoá S3, S4 đóng có tác dụng cung cấp năng lượng trở về làm tươi dữ liệu trên tụ C. Mỗi lần đọc dữ liệu thì tụ luôn được làm tươi. 
8.4 Mảng lôgíc khả trình (PLA)
I.PLA Chức năng nhớ của PLA giống ROM nhưng có cấu trúc khác ROM
	PLA gồm các d•y cổng AND và các cổng OR (hình 8-9). 
	Hình 8-9 Cấu trúc PLA
	Các cổng AND chuyển các tín hiệu vào thành các tích số phụ thuộc vào các điểm nối được lập trình, các cổng OR cộng các tích số để được các hàm. Thiết bị PLA có thể thực hiện tập hợp các hàm phức tạp gồm nhiều các đầu vào, đầu ra và các cổng AND, OR.
	Ký hiệu các cổng trong mảng PLA trên hình 8-10.
	Hình 8-10 Ký hiệu trong PLA
	Trong trường hợp điểm nối tại các nút có cầu chì thì ký hiệu là dấu x.
II.PAL (Lôgíc mảng khả trình)
	PAL là một dạng PLA, chỉ lập trình được cho các cổng AND và các cổng OR là cố định. Tốc độ làm việc của PAL cao hơn, giá thành thấp hơn so với PLA. Các PLA lại mềm dẻo hơn, khả năng ứng dụng rộng hơn.
	Ký hiệu các IC PAL theo ví dụ sau:
	Cấu trúc ra: L đầu ra mức thấp, H đầu ra mức cao, C (complement) gồm cả hai mức
	Tốc độ: trống là tốc độ chuẩn, A cao, B rất cao, D siêu cao
	Tiêu hao công suất: -2 = 1/2, -4 =1/4
	Giống như ROM, các thiết bị lôgíc khả trình PLA hoặc PAL có thể sử dụng để xây dựng các hệ lôgíc khác.
Ví dụ mạch đổi số nhị phân 4bit sang số Hexa và lấy ra dạng m• ASCII 7bit sử dụng PAL:
	Hình 8-11 Mạch đổi số nhị phân 4bit sang số Hexa
	Mạch có: vì vậy chỉ cần dùng PAL tạo 5 hàm ra theo 4 biến vào:
	Chọn PAL thích hợp: ví dụ PAL12H6 có 6 đầu ra,sử dụng 5 đầu ra. Đầu ra còn lại có thể tách ra từ một hàm ra khác ví dụ:
	Đầu ra thứ sáu B được đưa về đầu vào tạo hàm A2.
PLD d•y
	PLD d•y gồm các PLA hoặc PAL kết hợp các FF gọi là PLD có thanh ghi hay PLD d•y (PLD tuần tự).
	Ví dụ PLD d•y sử dụng D-FF:
	Hình 8-12 PLD d•y
	D-FF được điều khiển từ tín hiệu ra một cổng OR, đầu ra của FF hồi tiếp về d•y các cổng AND lập trình được. Như vậy các đầu vào cổng AND có thể nối với ngoài các đầu vào A, B,Đầu ra trạng thái kế có phương trình :
	Các PLD d•y thông dụng thường chứa 1 thanh ghi gồm 4D-FF đến 10D-FF.
8.5 Mảng cổng lôgíc khả trình (PGA-programable gate array)
	Các PLD có thể sử dụng để thiết kế các hệ tuần tự nhưng chưa đầy đủ. Các PGA có khả năng cài đặt các hệ thống số đầy đủ hơn, linh động hơn. PGA thường là một IC chứa các tế bào lôgíc (logic cell- ô lôgíc) đồng dạng có các kết nối lập trình được.
	Ví dụ hình 8-13 là một phần cấu trúc Xilinx XC2064 LCA (logic cell array) gồm 64 khối lôgíc có thể đặt cấu hình được CLB (configurable logic block), xung quanh là vòng 58 khối giao tiếp vào ra (IO). Vùng liên kết các khối có thể lập trình bằng cách chứa dữ liệu trong các RAM. 
	Hình 8-13 Cấu trúc Xilinx XC2064 LCA
	Mỗi CLB chứa 1 mạch lôgíc tổ hợp và 1 D-FF, có thể lập trình để thực hiện các hàm lôgíc (hình 8-14). Khối hình thang là các bộ ghép kênh MUX có thể lập trình được để chọn cửa vào. 
	Hình 8-14 Cấu trúc CLB
	Khối lôgíc tổ hợp trong CLB chứa các RAM, có thể lập trình để cài đặt các hàm 4 biến hoặc 2 hàm 3 biến bất kỳ (hình 8-15)
	Hình 8-15 Hàm lôgíc lựa chọn
	Đường đứt nét trên hình 8-14 là một cấu hình kết nối để đặt logic cell thành JK-FF có các đầu vào preset và clear. Các tín hiệu đầu vào này được đưa trực tiếp đến các đầu vào S và R của D-FF.