Bài giảng Thiết kế logic số - Chương II: Ngôn ngữ VHDL (Phần 3)

Sho = "11000110";

# sho sll 2 = 00011000

# sho srl 2 = 00110001

# sho sla 2 = 00011000

# sho sra 2 = 11110001

# sho rol 2 = 00011011

# sho ror 2 = 10110001

Sự khác biệt giữa dịch logic và dịch số học?

 

pptx 13 trang yennguyen 2240
Bạn đang xem tài liệu "Bài giảng Thiết kế logic số - Chương II: Ngôn ngữ VHDL (Phần 3)", để tải tài liệu gốc về máy hãy click vào nút Download ở trên

Tóm tắt nội dung tài liệu: Bài giảng Thiết kế logic số - Chương II: Ngôn ngữ VHDL (Phần 3)

Bài giảng Thiết kế logic số - Chương II: Ngôn ngữ VHDL (Phần 3)
Thiết kế logic số (VLSI design) 
Bộ môn KT Xung, số, VXL 
quangkien82@gmail.com 
https://sites.google.com/site/bmvixuly/thiet-ke-logic-so 
08/2012 
11:30 PM 
Chương II: Ngôn ngữ VHDL quangkien82@gmail.com 
1 
Nội dung : Toán tử và biểu thức, phép dịch và khối dịch không sử dụng toán tử 
Thời lượng : 3 tiết bài giảng 
2 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Mục đích nội dung 
11:30 PM 
Toán tử 
Toán tử logic 
not, and , or, nand, nor, xor 
Các phép toán quan hệ 
=, /=, , >= 
Các phép toán dịch 
sll, srl, sla, sra, rol, ror 
Các phép toán cộng, hợp 
+, -, & 
Toán tử dấu 
+, - 
Các phép toán nhân 
*, /, mod, rem 
Các phép toán khác 
**, abs 
3 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
Tập hợp toán tử nào đủ để thiết kế mọi khối số (về lý thuyết)? 
Tập hợp toán tử nào thường sử dụng để thiết kế các khối số? 
11:30 PM 
Toán tử dịch 
S 
Ro 
= 
R 
L 
A 
L 
+ 
+ 
SRA 
SRL 
SLA 
SLL 
Syntax 
Shift_out <= Shift_in SLL shift_value 
Shift_out, Shift_in : BIT_VECTOR 
SHIFT_VALUE : Integer 
Horizotal 
Cyclic 
Right 
Left 
Arithmetic 
Logical 
RoL 
RoR 
library ieee ; 
USE ieee.Numeric_STD.all; 
USE ieee.Numeric_BIT.all; 
4 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
11:30 PM 
Sho = " 11000110"; 
# sho sll 2 = 00011000 
# sho srl 2 = 00110001 
# sho sla 2 = 00011000 
# sho sra 2 = 11110001 
# sho rol 2 = 00011011 
# sho ror 2 = 10110001 
Toán tử dịch 
Sự khác biệt giữa dịch logic và dịch số học? 
5 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
11:30 PM 
Khối dịch không sử dụng toán tử 
? 
Điểm phức tạp? 
Giá trị dịch không xác định. 
6 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
11:30 PM 
Khối dịch không sử dụng toán tử 
A(4:0) = A 4 .2 4 + A 3 . 2 3 + A 2 . 2 2 + A 1 . 2 1 + A 0 . 2 0 
Q (31:0) <= Q(27:0) & “00000”; 
Q SLL 5 
7 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
11:30 PM 
Khối dịch không sử dụng toán tử 
8 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
11:30 PM 
Trắc nghiệm 
Câu 1 : Toán tử logic trả về giá trị dạng gì? 
Dạng Logic 
Dạng Numeric 
Các cổng logic tương ứng 
Dạng logic tương ứng hoặc dạng Boolean 
9 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
11:30 PM 
Trắc nghiệm 
Câu 2 : Dịch logic một chuỗi bit sang phải 2 bit tương ứng là: 
Chia giá trị biểu diễn bởi chuỗi bit với 2^2 
Chia giá trị biểu diễn không dấu bởi chuỗi bit với 2^2 
Nhân giá trị biểu diễn bởi chuỗi bit với 2^2 
Chia giá trị biểu diễn logic bởi chuỗi bit với 2^2 
10 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
11:30 PM 
Trắc nghiệm 
Câu 3 : Khác nhau giữa kết quả dịch logic và dịch số học 
Dịch logic chỉ áp dụng cho số có dấu còn dịch số học áp dụng cho số có dấu 
Tính chất số học của phép dịch logic đúng cho biểu diễn số nguyên không dấu, phép dịch số học đúng cho số nguyên có dấu . 
C. Khác nhau căn bản ở giá trị bit được điền vào vị trí trống khi dịch 
D. Giá trị thu được tương ứng là số không dấu và số có dấu . 
11 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
11:30 PM 
Trắc nghiệm 
Câu 4 : Khối dịch không sử dụng toán tử được xây dựng trên nguyên lý nào 
Sử dụng toán tử hợp (&) có thể thực thi được mọi thao tác dịch với số bit dịch là một hằng số 
Khối dịch đi một đại lượng 2 i và khối chọn kênh 
Công thức tính giá trị số nguyên không dấu của một chuỗi bit nhị phân. 
Chia thao tác dịch thành nhiều bước với mỗi bước dịch đi một hằng số cố định . 
12 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
11:30 PM 
Trắc nghiệm 
begin 
waiting: process 
 begin 
 A <= 'Z'; B <= 'X'; 
 wait for 100 ns; 
 A <= '1'; B <= 'Z'; 
 wait for 200 ns; 
 A <= '0'; B <= '1'; 
 wait for 300 ns; 
 A <= '1'; B <= '0'; 
 wait; 
 end process waiting; 
end behavioral ; 
Vẽ giản đồ sóng thu được bởi khối lệnh sau: 
13 /13 
Chương II : Ngôn ngữ VHDL quangkien82@gmail.com 
11:30 PM 

File đính kèm:

  • pptxbai_giang_thiet_ke_logic_so_chuong_ii_ngon_ngu_vhdl_phan_3.pptx