Bài giảng Thiết kế logic số - Chương II: Ngôn ngữ VHDL (Phần 4)

Thiết kế logic số (VLSI design) 
Bộ môn KT Xung, số, VXL 
[email protected] 
https://sites.google.com/site/bmvixuly/thiet-ke-logic-so 
08/2012 
Nội dung : Phát biểu tuần tự 
Thời lượng : 3 tiết bài giảng 
2 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
Mục đích, n ội dung 
VHDL statements 
VHDL statements 
Concurrent 
Sequential 
3 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
Sequential statements 
Đn : Phát biểu thực thi phụ thuộc vào vị trí xuất hiện trong chương trình. 
Vị trí : 
	 Trong khối quá trình 
	 Trong chương trình con 
Ứng dụng : 
	 Dùng mô tả cho mạch tuần tự 
	 Dùng mô tả mạch tổ hợp (not recommended) 
	 Dùng cho các cấu trúc mô phỏng kiểm tra 
4 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
Sequential statements 
1. IF, CASE 
2. WAIT, ASSERT, REPORT 
3. LOOP 
4. Sequential Signal Assignment 
5 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
PROCESS 
[ label]: Process (sensitive list) 
Begin 
-- sequential statements 
End process [label]; 
SENSITIVE LIST? 
6 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
IF condition1 THEN 
 sequence-of-statements 
ELSIF condition2 THEN 
 [sequence-of-statements ] 
ELSIF condition3 THEN 
 [sequence-of-statements ] 
 .. 
ELSE 
 [sequence-of-statements 
END IF ; 
Lệnh IF 
7 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
IF Example 1-D-FlipFlop 
8 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
IF Example 2 - Register 
9 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
IF Example 3 - Simple Counter 
Counter enable? 
Kd #= 2 N 
10 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
CASE expression IS 
 WHEN choice1 => 
 [ sequence-of-statements ] 
 WHEN choice2 => 
 [ sequence-of-statements ] 
 ... 
 WHEN others => -- optional if all choices covered 
 [ sequence-of-statements ] 
END CASE; 
Lệnh CASE 
11 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
CASE – Example: Multiplexer 
12 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
Trắc nghiệm 
Câu 1 : Điểm đặc trưng nhất của câu lệnh tuần tự trong VHDL 
Câu lệnh được thực thi một cách tuần tự theo thứ tự xuất hiện 
Lệnh tuần tự được biên dịch thành mã máy giống như câu lệnh của phần mềm . 
Lệnh tuần tự chỉ xuất hiện trong khối quá trình hoặc chương trình con 
Câu lệnh tuần tự dùng để mô tả mạch tuần tự 
13 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
Trắc nghiệm 
Câu 2 : Đặc điểm khác biệt giữa lệnh IF và lệnh CASE 
Không có sự khác biệt, hai lệnh này có thể sử dụng thay thế lẫn nhau. 
Điều kiện trong câu lệnh CASE là điều kiện cùng cấp còn điều kiện trong câu lệnh IF là điều kiện phân cấp 
C. Lệnh CASE thường dùng cho các khối tổ hợp, còn lệnh IF sử dụng cho khối mạch tuần tự . 
D. Không có sự khác biệt rõ rệt giữa hai câu lệnh 
14 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
Trắc nghiệm 
Câu 3 : Cơ chế ảnh hưởng của sensitive list trong khối Process 
Giống như danh sách các tham biến đầu vào của khối thiết kế 
Danh sách sensitive list kích thích cho quá trình thực hiện 
Bất kỳ sự thay đổi nào của các đối tượng trong danh sách sensitive list đều làm cho quá trình tương ứng được thực thi. 
Giá trị của các tín hiệu trong danh sách sensitive list quy định giá trị của các tín hiệu đầu ra của khối quá trình 
15 /16 
Chương II : Ngôn ngữ VHDL [email protected] 
Trắc nghiệm 
Câu 4 : Phát biểu nào sau đây không đúng 
Lệnh Loop chỉ có ý nghĩa sử dụng trong mô phỏng thiết kế 
Lệnh IF và lệnh CASE có thể thay thế nhau trong một số trường hợp 
Lệnh WAIT, ASSERT chỉ sử dung cho mục đích mô phỏng kiểm tra thiết kế. 
Phần tử nhớ chỉ có thể mô tả bằng câu lệnh tuần tự 
16 /16 
Chương II : Ngôn ngữ VHDL [email protected]