Bài giảng Thiết kế logic số - Chương III: Thiết kế các khối số thông dụng (Phần 4)

12/2/2021 
1 /15 
[email protected] 
Thiết kế logic số (VLSI design) 
Bộ môn KT Xung, số, VXL 
[email protected] 
https://sites.google.com/site/bmvixuly/thiet-ke-logic-so 
08/2012 
12/2/2021 
2 /15 
[email protected] 
Nội dung : Thiết kế các khối nhớ, máy trạng thái hữu hạn 
Thời lượng : 3 tiết bài giảng 
Yêu cầu : Sinh viên có sự chuẩn bị sơ bộ trước nội dụng bài học . 
Mục đích, nội dung 
12/2/2021 
3 /15 
[email protected] 
ROM 
12/2/2021 
4 /15 
[email protected] 
RAM 
Thành phần gây trễ chủ chốt ? 
Decoder 
12/2/2021 
5 /15 
[email protected] 
MEMORY DECODER 
Đặc điểm: Tốc độ tỷ lệ thuận với dung lượng!!! 
Đánh giá tài nguyên và tốc độ decoder cấu trúc RAM 1D kích thước 8*8 = 64? 
Tài nguyên = 
(M*N)*log2(M*N) = 384cổng 
Độ trễ = 
log2(M.N) = 6 levels 
Nhiệm vụ, trỏ đúng địa chỉ ô nhớ cần truy cập!!! 
12/2/2021 
6 /15 
[email protected] 
MEMORY DECODER 
Đánh giá tài nguyên và tốc độ decoder cấu trúc RAM 2D kích thước 8*8? 
Tài nguyên = 
M*log2(M) + N*log2(N) + M*N = 112 cổng 
Độ trễ = 
1 + Max (log2(N), log2(M) = 4 levels 
12/2/2021 
7 /15 
[email protected] 
FIFO- First In First Out 
Ứng dụng 
Ưu điểm so với RAM thông thường? 	 
- Đơn giản khi sử dụng (không có cổng địa chỉ ) 
Nhược điểm ? 	 
- Khó thiết kế 
- Không truy cập được dữ liệu ngẫu nhiên 
Khối đệm truyền nhận 
Đồng bộ hóa các miền làm việc với clock khác nhau 
12/2/2021 
8 /15 
[email protected] 
FIFO (Based on Dual Port RAM) 
12/2/2021 
9 /15 
[email protected] 
FIFO OPERATON 
Reset: RP = 0, WP = 0, dataCNT = 0 
WRITE: RP = RP, WP = WP + 1, 
dataCNT = dataCNT + 1 
12/2/2021 
10 /15 
[email protected] 
READ: RP = RP+1, WP = WP, 
dataCNT = dataCNT -1 
FIFO OPERATON 
12/2/2021 
11 /15 
[email protected] 
READ, WRITE: RP = RP+1, WP = WP +1, 
dataCNT = dataCNT 
FIFO OPERATON 
12/2/2021 
12 /15 
[email protected] 
READ: RP = RP+1, WP = WP 
dataCNT = dataCNT - 1 
FIFO OPERATON 
12/2/2021 
13 /15 
[email protected] 
LIFO – Last In First Out 
Ứng dụng 
Stack 
12/2/2021 
14 /15 
[email protected] 
FSM-UART 
Giao thức UART 
12/2/2021 
15 /15 
[email protected] 
FSM-UART (simple) 
Mọi mạch dãy đều là một FSM 
12/2/2021 
16 /15 
[email protected] 
UART structure 
Khối thiết kế UART 
Trắc nghiệm 
Câu 1 : Thành phần nào trong khối nhớ gây trễ chủ yếu? 
Các ô nhớ 
Khối giải mã địa chỉ. 
Khối xử lý thông tin điều khiển 
Trễ lớn nhất với thao tác đọc dữ liệu 
[email protected] 
Trắc nghiệm 
Câu 2: Kiến trúc mảng nhớ dạng 2D, 3D có các ưu điểm là: 
Tăng tốc cho khối giải mã địa chỉ 
Giảm kích thước tổng cho phần giải mã địa chỉ 
Giúp cho các thao tác truy cập sẽ chính xác hơn. 
Giúp cho thao tác đọc dữ liệu không bị xung đột với thao tác ghi dữ liệu. 
[email protected] 
Trắc nghiệm 
Câu 3: Khối nhớ FIFO được xây dựng trên cơ sở các khối nhớ nào 
Khối ROM 
Khối RAM 
Khối RAM 2D 
Khối Dual-port RAM 
[email protected] 
Trắc nghiệm 
Câu 4 : Bản chất của các khối điều khiển trong FIFO là gì? 
Khối trừ và khối dịch 
Khối nhớ (thanh ghi) 
Khối đếm 
Khối dịch các giá trị địa chỉ. 
Chương III : Thiết kế các khối số thông dụng [email protected] 
Trắc nghiệm 
Câu 5: Máy trạng thái có vai trò gì trong khối thiết kế số? 
Là khối thiết kế bắt buộc trong mỗi khối thiết kế số. 
Thực thi vai trò là khối điều khiển trong khối thiết kế 
Là sơ đồ liệt kê các trạng thái và sự chuyển đổi trạng thái của một khối thiết kế 
Là khối mạch dãy trong thiết kế khối mạch số tuần tự. 
Chương III : Thiết kế các khối số thông dụng [email protected]